Динамические оперативные запоминающие устройства. Статическое оперативное запоминающее устройство. Постоянное запоминающее устройство

Оперативная память – это область памяти, с которой процессор интенсивно взаимодействует во время работы компьютера. В ней (после загрузки) хранятся активные программы и данные, используемые в течение одного сеанса работы компьютера. Перед выключением компьютера или перед нажатием кнопки сброса (Reset) результаты работы (полученные данные) необходимо сохранить в энергонезависимом запоминающем устройстве (например, на жестком диске).

Эта глава посвящена структурно-функциональной и логической организации оперативной памяти. В ней рассматриваются принципы построения, функционирования и основные характеристики ОЗУ; структура оперативной памяти, разбивка ее на области и назначение этих областей; основные типы микросхем ОЗУ, модули оперативной памяти и т.д.

Элементы памяти

Название "динамические ОЗУ" обусловлено элементами памяти, в качестве которых используются конденсаторы небольшой емкости, способные, как показано ниже, хранить заряд. В реальных условиях конденсатор разряжается и требуется постоянная периодическая его подзарядка. Поэтому память на основе емкостных элементов является динамической памятью, чем она принципиально отличается от статической памяти, реализуемой на бистабильных ячейках, способных хранить информацию при включенном питании сколь угодно долго. Таким образом, динамическое хранение данных означает прежде всего возможность многократной записи информации в оперативную память, а также необходимость периодического (примерно через каждые 15 мс) обновления, или перезаписи, данных.

При использовании емкостных элементов памяти удается на одном кристалле размещать миллионы ячеек и получать самую дешевую полупроводниковую память достаточно высокого быстродействия с умеренным энергопотреблением. Благодаря этому динамические ОЗУ являются основной памятью компьютера.

О возможности использования конденсатора как элемента памяти. Идеальный конденсатор представляет собой двухполюсник, заряд которого Q является линейной функцией напряжения U (рис. 10.1,а ). Если к идеальному конденсатору С через ключ К подвести напряжение U от источника ЭДС (рис. 10.1,6), то на конденсаторе появится постоянный заряд Q в соответствии с вольт-кулонной характеристикой (рис. 10.1,а). При постоянстве заряда (Q = const) ток в цепи не протекает (/= AQ/At= 0), поэтому размыкание ключа (рис. 10.1,в) не изменит состояния конденсатора С, т.е. на конденсаторе по-прежнему останутся 0 = const и U= const. Следовательно, конденсатор обладает способностью хранить заряд Qw напряжение U.

Рис. 10.1. Вольт-кулонная характеристика идеального конденсатора (а), его состояние при замкнутом (б) и разомкнутом (в) ключе К, схема разряда конденсатора С через резистор R (г)

Реальные конденсаторы обладают потерями, кроме того, для реализации режимов записи и считывания к конденсаторам подключаются внешние цепи, которые также имеют потери. Потери моделируются активным сопротивлением R , подключенным параллельно конденсатору С (рис. 10.1,г). В этих условиях при размыкании ключа К в цепи на рис. 10.1,5 через резистор R начнет протекать ток / (рис. 10.1,г) и накопленная в конденсаторе С энергия электрического поля будет преобразовываться в тепловую энергию, выделяемую на резисторе R. В процессе разряда конденсатор теряет свой заряд, и напряжение на его полюсах уменьшается. Поэтому, как отмечалось выше, использование конденсаторов в качестве элементов памяти требует периодического восстановления (регенерации) напряжения.

О реализации емкостного элемента памяти. Основой для построения емкостных элементов памяти служат МОП- транзисторы. В настоящее время широкое распространение получили однотранзисторные структуры, которые помимо емкостного элемента памяти располагают средством подключения его к разрядной шине. Структура однотранзисторного элемента памяти изображена на рис. 10.2,а и представляет собой n-МОП-транзистор, в котором сток, выполненный из поликремния, не имеет внешнего вывода. Сток транзистора образует одну обкладку конденсатора, подложка – другую. Диэлектриком между обкладками служит тонкий слой оксида кремния Si О 2. Структура исток – затвор – сток выполняет функции транзисторного ключа. Схема элемента памяти приведена на рис. 10.2,6.

Однотранзисторный емкостной элемент памяти проще элемента памяти статического ОЗУ, содержащего 6 транзисторов (рис. 10.2,а ). Благодаря тому что на кристалле удается разместить больше элементов памяти, динамические ОЗУ имеют значительно большую емкость памяти, чем их статические аналоги.

Рис. 10.2. Структура элемента памяти динамического ОЗУ (а) и его эквивалентная схема (б)

Работа элемента памяти в динамическом ОЗУ. Использование емкостных элементов памяти в ЗУ отражается на структуре накопителя. Помимо элементов памяти накопитель содержит дополнительные узлы и компоненты, обеспечивающие необходимые условия для нормачьного его функционирования. Для рассмотрения принципов работы элемента памяти в динамическом ОЗУ воспользуемся схемой, представленной на рис. 10.3,а. Затворы транзисторных ключей элементов памяти подключаются к адресным шинам (строкам), истоки – к разрядным шинам (столбцам).

При отсутствии напряжения на адресной шине транзистор УТ 1 заперт и конденсатор Сэп элемента памяти отключен от разрядной шины. Элемент памяти работает в режиме хранения.

При поступлении напряжения на адресную шину и, следовательно, на затвор транзисторного ключа VT 1 элемент памяти подсоединяется к разрядной шине. В зависимости от значения сигнала чтения/записи возможно два режима работы емкостного элемента памяти.

В режиме записи с помощью управляющих сигналов, подаваемых на затворы транзисторных ключей VT 3 или VT 4, в элемент памяти можно записать соответственно логические нуль или единицу. При этом логическому нулю соответствует нулевое значение напряжения на конденсаторе Сэп, логической единице – напряжение, равное Е.

Рис. 10.3.

В режиме считывания в силу большой протяженности разрядной шины и большого числа различных элементов, подключенных к ней, шина обладает емкостью СY, многократно превышающей емкость Сэп элемента памяти. Для считывания информации с разрядной шины при подключении к ней емкостного элемента памяти необходимо располагать точным значением напряжения на шине. Поэтому перед считыванием на разрядную шину подается фиксированное напряжение, равное напряжению источника питания Е или Е/ 2, для подзаряда емкости Су. После этого элемент памяти подключается к разрядной шине.

Анализ показывает , что:

• при считывании на элементе памяти происходит изменение напряжения на ±рЕ/ 2, где р = Сэп/Сусчитывание является разрушающим процессом и требует восстановления исходной информации;
• напряжение на разрядной шине в режиме считывания изменяется в незначительных пределах , что затрудняет точную фиксацию хранимых в элементе памяти данных.

Для преодоления указанных недостатков принимают следующие меры:

• для восстановления заряда элемента памяти вводят циклы регенерации;
• увеличивают емкость СЭп элемента памяти, например, путем использования диэлектрика с бо́льшим значением диэлектрической проницаемости;
• уменьшают емкость C yразрядной шины едва раза путем разделения ее на две подушины;
• для считывания используют высокочувствительные дифференциальные усилители с положительной обратной связью – усилители- регенераторы.

Динамической памяти в вычислительной машине значительно больше, чем стати­ческой, поскольку именно DRAM используется в качестве основной памяти ВМ. Как и SRAM, динамическая память состоит из ядра (массива ЗЭ) и интерфейсной логики (буферных регистров, усилителей чтения данных, схемы регенерации и др.). Хотя количество видов DRAM уже превысило два десятка, ядро у них организова­но практически одинаково. Главные различия связаны с интерфейсной логикой, причем различия эти обусловлены также и областью применения микросхем -помимо основной памяти ВМ, ИМС динамической памяти входят, например, в состав видеоадаптеров. Классификация микросхем динамической памяти пока­зана на рис. 5.10.

Чтобы оценить различия между видами DRAM, предварительно остановимся на алгоритме работы с динамической памятью. Для этого воспользуемся рис. 5.6.

Вотличие отSRAM адрес ячейки DRAM передается в микросхему за два шага вначале адрес столбца, а затем строки, что позволяет сократить количество выводов шины адреса примерно вдвое, уменьшить размеры корпуса и разместить Н материнской плате большее количество микросхем. Это, разумеется, приводит снижению быстродействия, так как для передачи адреса нужно вдвое больше времени. Для указания, какая именно часть адреса передается в определенный момент служат два вспомогательных сигнала RAS и CAS. При обращении к ячейке памяти на шину адреса выставляется адрес строки. После стабилизации процессов на шине подается сигнал RAS и адрес записывается во внутренний регистр микросхемы

Рис. 5.10. Классификация динамических ОЗУ: а - микросхемы для основной памяти; б - микросхемы для видеоадаптеров

памяти. Затем на шину адреса выставляется адрес столбца и выдается сиг­нал CAS. В зависимости от состояния линии WE производится чтение данных из ячейки или их запись в ячейку (перед записью данные должны быть помещены на шину данных). Интервал между установкой адреса и выдачей сигнала RAS (или CAS) оговаривается техническими характеристиками микросхемы, но обычно ад­рес выставляется в одном такте системной шины, а управляющий сигнал - в следующем. Таким образом, для чтения или записи одной ячейки динамического ОЗУ требуется пять тактов, в которых происходит соответственно: выдача адреса строки, выдача сигнала RAS, выдача адреса столбца, выдача сигнала CAS, выполнение операции чтения/записи (в статической памяти процедура занимает лишь от двух до трех тактов).

Следует также помнить о необходимости регенерации данных. Но наряду с естественным разрядом конденсатора ЗЭ со временем к потере заряда приводит так же считывание данных из DRAM, поэтому после каждой операции чтения данные должны быть восстановлены. Это достигается за счет повторной записи тех же данных сразу после чтения. При считывании информации из одной ячейки фактически выдаются данные сразу всей выбранной строки, но используются только те, которые находятся в интересующем столбце, а все остальные игнорируются. Таким образом, операция чтения из одной ячейки приводит к разрушению данных всейстроки, и их нужно восстанавливать. Регенерация данных после чтения выполняется автоматически интерфейсной логикой микросхемы, и происходит это сразу же после считывания строки.

Теперь рассмотрим различные типы микросхем динамической памяти, начнем с системных DRAM, то есть микросхем, предназначенных для использования в ка­честве основной памяти. На начальном этапе это были микросхемы асинхронной памяти, работа которых не привязана жестко к тактовым импульсам системной шины.

Асинхронные динамические ОЗУ. Микросхемы асинхронных динамических ОЗУ управляются сигналами RAS и CAS, и их работа в принципе не связана непосредственно тактовыми импульсами шины. Асинхронной памяти свойственны дополнительные затраты времени на взаимодействие микросхем памяти и контроллера, Так, в асинхронной схеме сигнал RAS будет сформирован только после поступле­ния в контроллер тактирующего импульса и будет воспринят микросхемой памя­ти через некоторое время. После этого память выдаст данные, но контроллер смо­жет их считать только по приходу следующего тактирующего импульса, так какой должен работать синхронно с остальными устройствами ВМ. Таким образом, на протяжении цикла чтения/записи происходят небольшие задержки из-за ожида­ния памятью контроллера и контроллером памяти.

Микросхемы DRAM . В первых микросхемах динамической памяти применялся наиболее простой способ обмена данными, часто называемый традиционным (conventional). Он позволял считывать и записывать строку памяти только на каждый пятый такт (рис. 5.11, а). Этапы такой процедуры были описаны ранее. Традици­онной DRAM соответствует формула 5-5-5-5. Микросхемы данного типа могли работать на частотах до 40 МГц и из-за своей медлительности (время доступа со­ставляло около 120 не) просуществовали недолго.

Микросхемы FPM DRAM . Микросхемы динамического ОЗУ, реализующие режим FPM, также относятся к ранним типам DRAM. Сущность режима была пока­зана ранее. Схема чтения для FPM DRAM (рис. 5.11, б) описывается формулой 5-3-3-3 (всего 14 тактов). Применение схемы быстрого страничного доступа по­зволило сократить время доступа до 60 не, что, с учетом возможности работать на более высоких частотах шины, привело к увеличению производительности памя­ти по сравнению с традиционной DRAM приблизительно на 70%. Данный тип микросхем применялся в персональных компьютерах примерно до 1994 года.

Микросхемы EDO DRAM . Следующим этапом в развитии динамических ОЗУ стали ИМС с гиперстраничным режимом, доступа (НРМ, Hyper Page Mode), бо­лее известные как EDO (Extended Data Output - расширенное время удержания данных на выходе). Главная особенность технологии - увеличенное по сравне­нию с FPM DRAM время доступности данных на выходе микросхемы. В микро­схемах FPM DRAM выходные данные остаются действительными только при ак­тивном сигнале СAS, из-за чего во втором и последующих доступах к строке нужно три такта: такт переключения CAS в активное состояние, такт считывания данных и такт переключения CAS в неактивное состояние. В EDO DRAM по активному (спадающему) фронту сигнала С AS данные запоминаются во внутреннем регистре, где хранятся еще некоторое время после того, как поступит следующий активный фронт сигнала. Это позволяет использовать хранимые данные, когда CAS уже переведен в неактивное состояние (рис. 5.11, в)

Иными словами, временные пара­метры улучшаются за счет исключения циклов ожидания момента стабилизации данных на выходе микросхемы.

Схема чтения у EDO DRAM уже 5-2-2-2, что на 20% быстрее, чем у FPM. Вре­мя доступа составляет порядка 30-40 нс. Следует отметить, что максимальная ча­стота системной шины для микросхем EDO DRAM не должна была превышать 66МГц.

Микросхемы BEDO DRAM . Технология EDO была усовершенствована компа­нией VIA Technologies. Новая модификация EDO известна как BEDO (Burst EDO - пакетная EDO). Новизна метода в том, что при первом обращении считы­вается вся строка микросхемы, в которую входят последовательные слова пакета. За последовательной пересылкой слов (переключением столбцов) автоматически следит внутренний счетчик микросхемы. Это исключает необходимость выдавать адреса для всех ячеек пакета, но требует поддержки со стороны внешней логики. Способ позволяет сократить время считывания второго и последующих слов еще на один такт (рис. 5.11, г), благодаря чему формула приобретает вид 5-1-1-1.

5.11. Временные диаграммы различных типов асинхронной динамической памяти при длине пакета в четыре слова: а - традиционная DRAM; б - FPM FRAM; в - EDO DRAM;

г - BEDO DRAM

Микросхемы EDRAM. Более быстрая версия DRAM была разработана подразделением фирмы Ramtron - компанией Enhanced Memory Systems. Технология реализована в вариантах FPM, EDO и BEDO. У микросхемы более быстрое ядро и внутренняя кэш-память. Наличие последней - главная особенность технологии. В роли кэш-памяти выступает статическая память (SRAM) емкостью 2048 бит. Ядро EDRAM имеет 2048 столбцов, каждый из которых соединен с внутренней кэш-памятью. При обращении к какой-либо ячейке одновременно считывается целая строка (2048 бит). Считанная строка заносится в SRAM, причем перенос информации в кэш-память практически не сказывается на быстродействии поскольку происходит за один такт. При дальнейших обращениях к ячейкам, относящимся к той же строке, данные берутся из более быстрой кэш-памяти. Следующее обращение к ядру происходит при доступе к ячейке, не расположенной в строке хранимой в кэш-памяти микросхемы.

Технология наиболее эффективна при последовательном чтении, то есть когда среднее время доступа для микросхемы приближается к значениям, характерным для статической памяти (порядка 10 нс). Главная сложность состоит в несовмес­тимости с контроллерами, используемыми при работе с другими видами DRAM

Синхронные динамические ОЗУ. В синхронных DRAM обмен информацией син­хронизируется внешними тактовыми сигналами и происходит в строго определен­ные моменты времени, что позволяет взять все от пропускной способности шины «процессор-память» и избежать циклов ожидания. Адресная и управляющая ин­формация фиксируются в ИМС памяти. После чего ответная реакция микросхе­мы произойдет через четко определенное число тактовых импульсов, и это время процессор может использовать для других действий, не связанных с обращением к памяти. В случае синхронной динамической памяти вместо продолжительности цикла доступа говорят о минимально допустимом периоде тактовой частоты, и речь уже идет о времени порядка 8-10 нс.

Микросхемы SDRAM . Аббревиатура SDRAM (Synchronous DRAM - синхрон­ная DRAM) используется для обозначения микросхем «обычных» синхронных динамических ОЗУ. Кардинальные отличия SDRAM от рассмотренных выше асин­хронных динамических ОЗУ можно свести к четырем положениям:

Синхронный метод передачи данных на шину;

Конвейерный механизм пересылки пакета;

Применение нескольких (двух или четырех) внутренних банков памяти;

Передача части функций контроллера памяти логике самой микросхемы.

Синхронность памяти позволяет контроллеру памяти «знать» моменты готов­ности данных, за счет чего снижаются издержки циклов ожидания и поиска данных. Так как данные появляются на выходе ИМС одновременно с тактовыми импульсами, упрощается взаимодействие памяти с другими устройствами ВМ.

В отличие от BEDO конвейер позволяет передавать данные пакета по тактам-благодаря чему ОЗУ может работать бесперебойно на более высоких частотах, чем асинхронные ОЗУ. Преимущества конвейера особенно возрастают при передаче длинных пакетов, но не превышающих длину строки микросхемы.

Значительный эффект дает разбиение всей совокупности ячеек на независимые внутренние массивы (банки). Это позволяет совмещать доступ к ячейке одного банка с подготовкой к следующей операции в остальных банках (перезарядкой управляющих цепей и восстановлением информации). Возможность держать открытыми одновременно несколько строк памяти (из разных банков) также спо-собствует повышению быстродействия памяти. При поочередном доступе к банкам частота обращения к каждому из них в отдельности уменьшается пропорционально числу банков и SDRAM может работать на более высоких частотах. Благодаря встроенному счетчику адресов SDRAM, как и BEDO DRAM, позволяет производить чтение и запись в пакетном режиме, причем в SDRAM длина пакета варьируется и в пакетном режиме есть возможность чтения целой строки памяти. ИМС может быть охарактеризована формулой 5-1-1-1. Несмотря на то, что формула для этого типа динамической памяти такая же, что и у BEDO, способность работать на более высоких частотах приводит к тому, что SDRAM с двумя 6анками при тактовой частоте шины 100 МГц по производительности может почти вдвое превосходить память типа BEDO.

Микросхемы DDR SDRAM . Важным этапом в дальнейшем развитии техноло­гии SDRAM стала DDR SDRAM (Double Data Rate SDRAM - SDRAM с удвоен­ной скоростью передачи данных). В отличие от SDRAM новая модификация вы­дает данные в пакетном режиме по обоим фронтам импульса синхронизации, за счет чего пропускная способность возрастает вдвое. Существует несколько специ­фикаций DDR SDRAM, в зависимости от тактовой частоты системной шины: DDR266, DDR333, DDR400, DDR533. Так, пиковая пропускная способность мик­росхемы памяти спецификации DDR333 составляет 2,7 Гбайт/с, а для DDR400 -3,2 Гбайт/с. DDR SDRAM в настоящее время является наиболее распространен­ным типом динамической памяти персональных ВМ.

Микросхемы RDRAM , DRDRAM . Наиболее очевидные способы повышения эффективности работы процессора с памятью - увеличение тактовой частоты шины либо ширины выборки (количества одновременно пересылаемых разрядов). К сожалению, попытки совмещения обоих вариантов наталкиваются на существен­ные технические трудности (с повышением частоты усугубляются проблемы элек­тромагнитной совместимости, труднее становится обеспечить одновременность поступления потребителю всех параллельно пересылаемых битов информации). В большинстве синхронных DRAM (SDRAM, DDR) применяется широкая вы­борка (64 бита) при ограниченной частоте шины.

Принципиально отличный подход к построению DRAM был предложен ком­панией Rambus в 1997 году. В нем упор сделан на повышение тактовой частоты до 400 МГц при одновременном уменьшении ширины выборки до 16 бит. Новая па­мять известна как RDRAM (Rambus Direct RAM). Существует несколько разно­видностей этой технологии: Base, Concurrent и Direct. Во всех тактирование ведется по обоим фронтам синхросигналов (как в DDR), благодаря чему результирующая частота составляет соответственно 500-600, 600-700 и 800 МГц. Два первых варианта практически идентичны, а вот изменения в технологии Direct Rambus весьма значительны.

Сначала остановимся на принципиальных моментах технологии RDRAM, ориентируясь в основном на более современный вариант - DRDRAM. Главным отличием от других типов DRAM является оригинальная система обмена данными ядром и контроллером памяти, в основе которой лежит так называемый «канал Rambus», применяющий асинхронный блочно-ориентированный протокол. На логическом уровне информация между контроллером и памятью передается пакетами.

Различают три вида пакетов: пакеты данных, пакеты строк и пакеты столбцов. Пакеты строк и столбцов служат для передачи от контроллера памяти команд управления соответственно линиями строк и столбцов массива запоминающих элементов. Эти команды заменяют обычную систему управления микросхемой с помощью сигналов RAS, CAS, WE и CS.

Массив ЗЭ разбит на банки. Их число в кристалле емкостью 64 Мбит составляет 8 независимых или 16 сдвоенных банков. В сдвоенных банках пара банков использует общие усилители чтения/записи. Внутреннее ядро микросхемы имеет 128-разрядную шину данных, что позволяет по каждому адресу столбца передавать 16 байт. При записи можно использовать маску, в которой каждый бит соот ветствует одному байту пакета. С помощью маски можно указать, сколько байтов пакета и какие именно должны быть записаны в память.

Линии данных, строк и столбцов в канале полностью независимы, поэтому ко­манды строк, команды столбцов и данные могут передаваться одновременно, при­чем для разных банков микросхемы. Пакеты столбцов включают в себя по два поля и передаются по пяти линиям. Первое поле задает основную операцию записи или чтения. Во втором поле находится либо указание на использование маски записи (собственно маска передается по линиям данных), либо расширенный код опера­ции, определяющий вариант для основной операции. Пакеты строк подразделя­ются на пакеты активации, отмены, регенерации и команды переключения режи­мов энергопотребления. Для передачи пакетов строк выделены три линии.

Операция записи может следовать сразу за чтением - нужна лишь задержка на время прохождения сигнала по каналу (от 2,5 до 30 не в зависимости от длины канала). Чтобы выровнять задержки в передаче отдельных битов передаваемого кода, проводники на плате должны располагаться строго параллельно, иметь оди­наковую длину (длина линий не должна превышать 12 см) и отвечать строгим тре­бованиям, определенным разработчиком.

Каждая запись в канале может быть конвейеризирована, причем время задерж­ки первого пакета данных составляет 50 нс, а остальные операции чтения/записи осуществляются непрерывно (задержка вносится только при смене операции с за­писи на чтение, и наоборот).

В имеющихся публикациях упоминается работа Intel и Rambus над новой вер­сией RDRAM, названной nDRAM, которая будет поддерживать передачу данных с частотами до 1600 МГц.

Микросхемы SLDRAM . Потенциальным конкурентом RDRAM на роль стандарта архитектуры памяти для будущих персональных ВМ выступает новый вид динамического ОЗУ, разработанный консорциумом производителей ВМ SyncLm Consortium и известный под аббревиатурой SLDRAM. В отличие от RDRAM, технология которой является собственностью компаний Rambus и Intel, данный стандарт - открытый. На системном уровне технологии очень похожи. Данные и команды от контроллера к памяти и обратно в SLDRAM передаются пакетами п или 8 посылок. Команды, адрес и управляющие сигналы посылаются по однонаправленной 10-разрядной командной шине. Считываемые и записываемые данные подаются по двунаправленной 18-разрядной шине данных. Обе шины работают на одинаковой частоте. Пока что еще эта частота равна 200 МГц, что, благодаря технике DDR, эквивалентно 400 МГц. Следующие поколения SLDRAM должны работать на частотах 400 МГц и выше, то есть обеспечивать эффективную частоту более 800 МГц.

К одному контроллеру можно подключить до 8 микросхем памяти. Чтобы избежать запаздывания сигналов от микросхем, более удаленных от контроллера, временные характеристики для каждой микросхемы определяются и заносятся в ее управляющий регистр при включении питания.

Микросхемы ESDRAM . Это синхронная версия EDRAM, в которой используются те же приемы сокращения времени доступа. Операция записи в отличие от ения происходит в обход кэш-памяти, что увеличивает производительность FSDRAM при возобновлении чтения из строки, уже находящейся в кэш-памяти. Благодаря наличию в микросхеме двух банков простои из-за подготовки к опера­циям чтения/записи сводятся к минимуму. Недостатки у рассматриваемой мик­росхемы те же, что и у EDRAM - усложнение контроллера, так как он должен учитывать возможность подготовки к чтению в кэш-память новой строки ядра. Кроме того, при произвольной последовательности адресов кэш-память задейству-ется неэффективно.

Микросхемы CDRAM . Данный тип ОЗУ разработан в корпорации Mitsubishi, и его можно рассматривать как пересмотренный вариант ESDRAM, свободный от некоторых ее несовершенств. Изменены емкость кэш-памяти и принцип размеще­ния в ней данных. Емкость одного блока, помещаемого в кэш-память, уменьшена до 128 бит, таким образом, в 16-килобитовом кэше можно одновременно хранить копии из 128 участков памяти, что позволяет эффективнее использовать кэш-па­мять. Замена первого помещенного в кэш участка памяти начинается только после заполнения последнего (128-го) блока. Изменению подверглись и средства доступа. Так, в микросхеме используются раздельные адресные шины для статического кэша и динамического ядра. Перенос данных из динамического ядра в кэш-память со­вмещен с выдачей данных на шину, поэтому частые, но короткие пересылки не снижают производительности ИМС при считывании из памяти больших объе­мов информации и уравнивают CDRAM с ESDRAM, а при чтении по выбо­рочным адресам CDRAM явно выигрывает. Необходимо, однако, отметить, что вышеперечисленные изменения привели к еще большему усложнению контроллера памяти.

Большинство из применяемых в настоящее время типов микросхем оперативной памяти не в состоянии сохранять данные без внешнего источника энергии, т.е. являются энергозависимыми (volatile memory). Широкое распространение таких устройств связано с рядом их достоинств по сравнению с энергонезависимыми типами ОЗУ (non-volatile memory): большей емкостью, низким энергопотреблением, более высоким быстродействием и невысокой себестоимостью хранения единицы информации.

Энергозависимые ОЗУ можно подразделить на две основные подгруппы: динамическую память (DRAM - Dynamic Random Access Memory) и статическую память (SRAM - Static Random Access Memory).

Статическая и динамическая оперативная память

В статических ОЗУ запоминающий элемент может хранить записанную информацию неограниченно долго (при наличии питающего напряжения). Запоминающий элемент динамического ОЗУ способен хранить информацию только в течение достаточно короткого промежутка времени, после которого информацию нужно восстанавливать заново, иначе она будет потеряна. Динамические ЗУ, как и статические, энергозависимы.

Роль запоминающего элемента в статическом ОЗУ исполняет триггер. Такой триггер представляет собой схему с двумя устойчивыми состояниями, обычно состоящую из четырех или шести транзисторов (рис. 5.7). Схема с четырьмя транзисторами обеспечивает большую емкость микросхемы, а следовательно, меньшую стоимость, однако у такой схемы большой ток утечки, когда информация просто хранится. Также триггер на четырех транзисторах более чувствителен к воздействию внешних источников излучения, которые могут стать причиной потери информации. Наличие двух дополнительных транзисторов позволяет в какой-то мере компенсировать упомянутые недостатки схемы на четырех транзисторах, но, главное - увеличить быстродействие памяти.

Рис. 5.7. Запоминающий элемент статического ОЗУ

Запоминающий элемент динамической памяти значительно проще. Он состоит из одного конденсатора и запирающего транзистора (рис. 5.8).

Рис. 5.8. Запоминающий элемент динамического ОЗУ

Наличие или отсутствие заряда в конденсаторе интерпретируются как 1 или 0 соответственно. Простота схемы позволяет достичь высокой плотности размещения ЗЭ и, в итоге, снизить стоимость. Главный недостаток подобной технологии связан с тем, что накапливаемый на конденсаторе заряд со временем теряется. Даже при хорошем диэлектрике с электрическим сопротивлением в несколько тераом (10 12 Ом) используемом при изготовлении элементарных конденсаторов ЗЭ, заряд теряется достаточно быстро. Размеры у такого конденсатора микроскопические, а емкость имеет порядок 1СГ 15 Ф. При такой емкости на одном конденсаторе накапливается всего около 40 000 электронов. Среднее время утечки заряда ЗЭ динамической памяти составляет сотни или даже десятки миллисекунд, поэтому заряд необходимо успеть восстановить в течение данного отрезка времени, иначе хранящаяся информация будет утеряна. Периодическое восстановление заряда ЗЭ называется регенерацией и осуществляется каждые 2-8 мс,

В различных типах ИМС динамической памяти нашли применение три основных метода регенерации:

Одним сигналом RAS (ROR - RAS Only Refresh);

Сигналом CAS, предваряющим сигнал RAS (CBR - CAS Before RAS);

Автоматическая регенерация (SR - Self Refresh).

Регенерация одним RAS использовалась еще в первых микросхемах DRAM. На шину адреса выдается адрес регенерируемой строки, сопровождаемый сигналом RAS. При этом выбирается строка ячеек и хранящиеся там данные поступают на внутренние цепи микросхемы, после чего записываются обратно. Так как сигнал CAS не появляется, цикл чтения/записи не начинается. В следующий раз на шину адреса подается адрес следующей строки и т. д., пока не восстановятся все ячейки, после чего цикл повторяется. К недостаткам метода можно отнести занятость шины адреса в момент регенерации, когда доступ к другим устройствам ВМ блокирован.

Особенность метода CBR в том, что если в обычном цикле чтения/записи сигнал RAS всегда предшествует сигналу CAS, то при появлении сигнала CAS первым начинается специальный цикл регенерации. В этом случае адрес строки не передается, а микросхема использует свой внутренний счетчик, содержимое которого увеличивается на единицу при каждом очередном CBR-цикле. Режим позволяет регенерировать память, не занимая шину адреса, то есть более эффективен.

Автоматическая регенерация памяти связана с энергосбережением, когда система переходит в режим «сна» и тактовый генератор перестает работать. При отсутствии внешних сигналов RAS и CAS обновление содержимого памяти методами ROR или CBR невозможно, и микросхема производит регенерацию самостоятельно, запуская собственный генератор, который тактирует внутренние цепи регенерации.

Область применения статической и динамической памяти определяется скоростью и стоимостью. Главным преимуществом SRAM является более высокое быстродействие (примерно на порядок выше, чем у DRAM). Быстрая синхронная SRAM может работать со временем доступа к информации, равным времени одного тактового импульса процессора. Однако из-за малой емкости микросхем и высокой стоимости применение статической памяти, как правило, ограничено относительно небольшой по емкости кэш-памятью первого (L1), второго (L2) или третьего (L3) уровней. В то же время самые быстрые микросхемы динамической памяти на чтение первого байта пакета все еще требуют от пяти до десяти тактов процессора, что замедляет работу всей ВМ. Тем не менее благодаря высокой плотности упаковки ЗЭ и низкой стоимости именно DRAM используется при построении основной памяти ВМ.

Типы ОЗУ.

Оперативная память – это память для временного хранения команд и данных, используемых в процессе работы ЭВМ. Она обеспечивает оперативный доступ к требуемой информации процессору, видеокарте и другим элементам ЭВМ, и временное хранение результатов их работы.

В принципе, к оперативной памяти можно отнести любой тип память, как энергонезависимый, так и зависимый, но обладающий достаточным быстродействием, масштабируемостью и надежностью для обеспечения работы процессора и других быстрых компонентов компьютера.

Однако на данный момент оперативную память можно разделить на три типа:

1. Динамическая память (DRAM) – энергозависимая полупроводниковая память с произвольным доступом, в которой каждый разряд храниться в конденсаторе, требующем постоянной регенерации для сохранения информации.

2. Статическая память (SRAM) – энергозависимая полупроводниковая память с произвольным доступом, в которой каждый разряд хранится в триггере, позволяющем поддерживать состояние разряда без постоянной перезаписи.

3. Магниторезистивная оперативная память (MRAM) – это энергонезависимое запоминающее устройство с произвольным доступом, сохраняющее информацию при помощи магнитных моментов, а именно, направления намагниченности ферромагнитного слоя ячейки памяти.

Это деление будет верно, только если не учитывать устаревшие типы памяти, такие как память на ртутных линиях задержки, запоминающие электронно-лучевые трубки (ЭЛТ), память на магнитных сердечниках и так далее, описанных в статье “ЭВМ первого поколения”.

И перспективные разработки, такие как:

FRAM (Ferroelectric Random Access Memory) – сегнетоэлектрическая память, основывающаяся на сегнетоэле?ктриках – диэлектриках, способных менять дипольный момент под действием температуры и внешнего электрического поля;

PCM (Phase Change Memory) – память, основанная на изменении фазового состояния вещества (Ха?лькогени?да) с кристаллического на аморфный и обратно;

PMC (Programmable Metallization Cell) – память на базе программируемой металлизации ячейки, основанной на изменении положения атомов под действием электрического заряда;

RRAM (Resistive Random-Access Memory) – резистивная память, построенная на основе элементов, способных изменять свое сопротивление, в зависимости от величины пропущенного через них тока;

и множество других типов памяти, пока еще не вышедших на рынок в массовом порядке или вообще находящихся в стадии разработки или лабораторного тестирования.

Причем, принцип работы многих из считающихся сегодня перспективными типами памяти был разработан десять и более лет назад, однако из-за дороговизны или сложности производства эти типы памяти не стали популярными, или их разработка вообще не была завершена. И только сейчас на них обратили пристальное внимание.

Динамическая оперативная память.

Динамическая оперативная память (DRAM – Dynamic Random Access Memory) – энергозависимая полупроводниковая память с произвольным доступом. На данный момент – это основной тип оперативной памяти, используемый в современных персональных компьютерах и обеспечивающий наилучший показатель отношения цена-качество по сравнению с другими типами оперативной памяти. Однако, требования к быстродействию, энергопотреблению и надежности оперативной памяти постоянно растут, и динамическая оперативная память уже с трудом соответствует современным потребностям, так что в ближайшие годы стоит ожидать появления серийно выпускаемых конкурирующих типов оперативной памяти, таких как магниторезистивная оперативная память.

1. Устройство динамической оперативной памяти.
1.1. Работа динамической памяти в состоянии покоя.
1.2. Работа динамической памяти при чтении данных и регенерации.
1.3. Работа динамической памяти при записи данных.
2. Этапы модернизации динамической оперативной памяти.
2.1. PM DRAM.
2.2. FPM DRAM.
2.3. EDO-DRAM.
2.4. SDRAM.
2.5. DDR SDRAM.
2.6. DDR2 SDRAM.
2.7. DDR3 SDRAM.
2.8. DDR4 SDRAM.
3. Достоинства и недостатки динамической памяти.

Устройство динамической оперативной памяти.

Динамическая оперативная память (DRAM – Dynamic Random Access Memory) – энергозависимая память с произвольным доступом, каждая ячейка которой состоит из одного конденсатора и нескольких транзисторов. Конденсатор хранит один бит данных, а транзисторы играют роль ключей, удерживающих заряд в конденсаторе и разрешающих доступ к конденсатору при чтении и записи данных.

Однако транзисторы и конденсатор – неидеальные, и на практике заряд с конденсатора достаточно быстро истекает. Поэтому периодически, несколько десятков раз в секунду, приходится дозаряжать конденсатор. К тому же процесс чтения данных из динамической памяти – деструктивен, то есть при чтении конденсатор разряжается, и необходимо его заново подзаряжать, чтобы не потерять навсегда данные, хранящиеся в ячейке памяти.

На практике существуют разные способы реализации динамической памяти. Упрощенная структурная схема одного из способов реализации приведена на рисунке 1.

Как видно из рисунка, основным блоком памяти является матрица памяти, состоящая из множества ячеек, каждая из которых хранит 1 бит информации.

Каждая ячейка состоит из одного конденсатора (С) и трех транзисторов. Транзистор VT1 разрешает или запрещает запись новых данных или регенерацию ячейки. Транзистор VT3 выполняет роль ключа, удерживающего конденсатор от разряда и разрешающего или запрещающего чтение данных из ячейки памяти. Транзистор VT2 используется для считывания данных с конденсатора. Если на конденсаторе есть заряд, то транзистор VT2 открыт, и ток пойдет по линии AB, соответственно, на выходе Q1 тока не будет, что означает – ячейка хранит бит информации с нулевым значением. Если заряда на конденсаторе нет, то конденсатор VT2 закрыт, а ток пойдет по линии AE, соответственно, на выходе Q1 ток будет, что означает – ячейка хранит бит информации со значением “единица”.

Заряд в конденсаторе, используемый для поддержания транзистора VT2 в открытом состоянии, во время прохождения по нему тока, быстро расходуется, поэтому при чтении данных из ячейки необходимо проводить регенерацию заряда конденсатора.

Для работы динамической памяти на матрицу должно всегда поступать напряжение, на схеме оно обозначено, как Uп. С помощью резисторов R напряжение питания Uп равномерно распределяется между всеми столбцами матрицы.

Также в состав памяти входит контроллер шины памяти, который получает команды, адрес и данные от внешних устройств и ретранслирует их во внутренние блоки памяти.

Команды передаются в блок управления, который организует работу остальных блоков и периодическую регенерацию ячеек памяти.

Адрес преобразуется в две составляющие – адрес строки и адрес столбца, и передается в соответствующие дешифраторы.

Дешифратор адреса строки определяет, с какой строки надо провести чтение или запись, и выдает на эту строку напряжение.

Дешифратор адреса столбца при чтении данных определяет, какие из считанных бит данных были запрошены и должны быть выданы в шину памяти. При записи данных дешифратор определяет, в какие столбцы надо подать команды записи.

Блок работы с данными определяет, какие данные, в какую ячейку памяти требуется записать, и выдает соответствующие биты данных для записи в эти ячейки.

Блоки регенерации определяют:

• когда происходит чтение данных и надо провести регенерацию ячейки, из которой данные были считаны;
• когда происходит запись данных, а, следовательно, регенерацию ячейки производить не надо.

Буфер данных сохраняет всю считанную строку матрицы, так как при чтении всегда считывается вся строка целиком, и позволяет потом выбрать из считанной строки требуемые биты данных.

Рассмотрим принцип работы динамической памяти на примере структурной схемы, приведенной на рисунке 1. Рассматривать будем работу с первой ячейкой (M11). Работа остальных ячеек памяти полностью идентична.

В синхронной памяти все процессы при выполнении операций записи и чтения данных согласованы во времени с тактовой частотой центрального процессора (или системной шины), т.е. память и центральный процессор работают синхронно без циклов ожидания. Информация передается в пакетах, использующих высокоскоростной синхронизированный интерфейс.

Память типа SDRAM. Рассмотрим основные особенности синхронной динамической памяти SDRAM.

Состав и назначение сигналов. В состав сигналов синхронной памяти входят сигналы RAS #, CAS #, WE #, MA #, которые выполняют те же функции, что и в асинхронной динамической памяти. Помимо приведенных сигналов используются сигналы, свойственные только динамической памяти SDRAM. К ним относятся:

• CLK (Clock) – тактовые импульсы синхронизации, действующие по положительному перепаду (0 → 1);
• СКЕ (Clock Enable) – разрешение/запрещение синхронизации при СКЕ= 1/0. Отсутствие синхроимпульсов уменьшает энергопотребление памяти. Переход в режим с пониженным энергопотреблением осуществляется с помощью специальных команд при СКЕ= 0. Следует выделить три режима :

■ режим пониженного потребления (Power Down Mode), реализующийся командами NOP или INHBT. В этих режимах микросхема памяти не воспринимает управляющих команд. Длительность пребывания в них ограничена периодом регенерации;

■ режим приостановки синхронизации (Clock Suspend Mode), в котором отсутствует передача данных и не воспринимаются новые команды. В этот режим микросхема переходит во время выполнения команды чтения или записи при установке сигнала СКЕ=0;

■ режим саморегенерации, в который микросхема переходит по команде Self Refresh. В этом режиме периодически выполняются циклы регенерации по внутреннему таймеру при отключенной внешней синхронизации;

• CS # (Chip Select) – выбор микросхемы. При CS# = 0 разрешается декодирование команд; при CS # = 1 декодирование команд запрещается, однако выполнение начатых команд продолжается;
• BSO, BSl (Bank Select) или ВA 0, ВA 1 (Bank Address) – выбор банка, к которому адресуется команда;
• Д и А 1 задают адрес столбца, сигнал А 10 = 1 включает режим автопредзаряда. В циклах Precharge сигнал A 10=1 включает режим предзаряда всех банков независимо от значений сигналов 550, 551;
• DQ (Data Input/Output) – двунаправленные линии ввода-вывода данных;
• DQM (Data Mask) – маскирование данных. В цикле чтения при DQM= 1 шина данных через два такта переводится в высокоимпедансное состояние (отключается). В цикле записи при DQM – 1 запрещается запись текущих данных, при DQM = 0 разрешается запись без задержки.

Микросхемы SDRAM располагают двумя или более банками, а также счетчиками адреса столбцов. К достоинствам синхронного интерфейса SDRAM следует отнести то, что в сочетании с внутренней мультибанковой организацией он способен обеспечить высокую производительность памяти при частых обращениях.

В памяти SDRAM имеется возможность активизации строк в нескольких банках. Каждая строка активизируется своей командой ACT во время выполнения любой операции с другим банком. После активизации строки выбранного банка при записи и чтении строку можно закрывать не сразу, а после выполнения серии обращений к ее элементам. Для обращения к открытой строке требуемого банка используются команды чтения RD и записи WR, в которых указаны адрес столбца и номер банка. Можно так организовать процессы записи/чтения, что шина данных в каждом такте будет нести очередную порцию данных для серии обращений к разным областям памяти. Так как дтя обращений не требуются команды активизации, они будут выполняться быстрее. С помощью сигнала выборки микросхемы CS# можно держать открытыми строки в банках разных микросхем, объединенных общей шиной памяти.

С помощью счетчика весьма просто реализуется пакетный режим работы. При инициализации могут быть запрограммированы длина пакета (1, 2, 4, 8 элементов), порядок адресов в пакете (чередующийся или линейный) и операционный режим (пакетный режим для всех операций или только для чтения). С помощью сигнала DQM = 1 в режиме записи осуществляется блокирование записи любого элемента пакета, а в режиме чтения – перевод в высокоимпедансное состояние буфера данных.

Благодаря исключению циклов ожидания, чередованию адресов, пакетному режиму, трехступенчатой конвейерной адресации удалось сократить время рабочего цикла микросхемы до 8...10 нс (1: 10 нс = 100 МГц) и повысить скорость передачи данных до 800 Мбайт/с при тактовой частоте системной шины 100 МГц.

Память типа DDR SDRAM (Dual Data Rate – удвоенная скорость данных). Основная особенность памяти DDR по отношению к обычной SDRAM состоит в том, что переключение данных производится по фронту и срезу тактовых импульсов системной шины. Это дает возможность выполнить два обращения за тактовый интервал и повысить быстродействие в два раза. При передаче данных по фронту и срезу импульсов синхронизации к временным параметрам управляющих сигналов и данных предъявляются повышенные требования. Для их удовлетворения приняты следующие меры: введен стробирующий сигнал DQS; используются два синхроимпульса CLK1 и CLK2, а также дополнительные аппаратные средства. В отличие от обычных микросхем SDRAM, у которых данные для записи передаются одновременно с командой, в DDR SDRAM данные для записи подаются с задержкой на один такт (Write Latency). Значение CAS Latency может быть дробным (CL = 2, 2,5, 3).

На частоте 100 МГц DDR SDRAM имеет пиковую производительность 200 Мбит на один вывод (пин), что в составе 8-байтных модулей DIMM соответствует производительности 1600 Мбайт/с. На частоте 133 МГц производительность составляет 2100 Мбайт/с.

Память типа RDRAM. В 1992 г. американская фирма Rambus приступила к разработке нового типа памяти, которая получила название RDRAM (Rambus DRAM). Запоминающее ядро этой памяти построено на обычных КМОП-ячейках динамической памяти. Однако интерфейс памяти существенным образом отличался от традиционного синхронного интерфейса. Высокоскоростной интерфейс Rambus RDRAM обеспечивает возможность передачи данных со скоростью до 600 Мбайт/с через шину данных разрядностью 1 байт. Эффективная пропускная способность достигает величины 480 Мбайт/с, что в 10 раз превышает аналогичный показатель для устройств EDO DRAM. Время доступа к ряду ячеек памяти составляет менее 2 нс в расчете на байт, а время задержки (время доступа к первому байту массива данных) – 23 нс. При обмене большими массивами данных память Rambus является оптимальным вариантом в смысле отношения производительность/стоимость . Дальнейшим развитием стал интерфейс Direct DRAM, или просто DDRAM, с 16-разрядной (18-разрядной для микросхем с битами контроля) шиной данных. Память RDRAM используется в высокопроизводительных персональных компьютерах с 1999 г. и поддерживается в наборах микросхем системной логики.

Структура подсистемы памяти RDRAM состоит из контроллера памяти, капала и собственно микросхем памяти (рис. 10.9).

Память RDRAM по отношению к другим типам памяти (FPM/EDO и SDRAM) имеет следующие отличительные особенности:

• является устройством с узким каналом передачи данных. Количество данных, передаваемых за один такт, составляет всего 16 бит, не считая двух дополнительных битов контроля по четности;
• благодаря небольшому числу (30) линий канала и специально принятым мерам по их расположению тактовая частота канала увеличена

Рис. 10.9.

до 400 МГц, что обеспечивает производительность, равную 16x400x2/8 = 1600 Мбайт/с (с учетом передачи данных по фронту и срезу синхроимпульсов). Для повышения производительности можно использовать двух- и четырехканальные RDRAM, которые позволяют увеличить скорость передачи данных до 3,2 или 6,4 Мбайт/с соответственно. Двухканальная память РС800 RDRAM, используемая в настоящее время, является наиболее быстрым типом памяти (ненамного опережая РС2100 DDR SDRAM);

• передача адреса ячейки происходит по отдельным шинам: одна – для адреса строки, другая – для адреса столбца. Передача адресов осуществляется последовательными пакетами. В процессе работы RDRAM выполняется конвейерная выборка из памяти, причем адрес может передаваться одновременно с данными;
• для повышения производительности было предложено еще одно конструктивное решение: передача управляющей информации отделена от передачи данных по шине. Для этого предусмотрены независимые схемы управления и выделены две группы шин: адресные шины для команд выбора строки и столбца и информационная шина для передачи данных шириной 2 байта;
• потребляет мало энергии. Напряжение питания модулей памяти R1MM, как и устройств RDRAM, достигает только 2,5 В. Напряжение низковольтного сигнала изменяется от 1,0 до 1,8 В, т.е. перепад напряжений равен 0,8 В. Кроме того, RDRAM имеет четыре режима пониженного потребления энергии и может автоматически переходить в режим ожидания на завершающей стадии транзакции, что позволяет еще больше экономить потребляемую мощность.

Память с виртуальными каналами – VC SDRAM. Назначение памяти. В современном компьютере доступ к оперативной памяти осуществляется различными устройствами. Одни из устройств (программы, которые выполняются параллельно в многозадачной операционной системе) бронируют для себя определенные области памяти. Такие устройства, как процессор, IDE- и SCSI-контроллеры, звуковые карты и видеокарты AGP и другие, обращаются к оперативной памяти напрямую. При одновременном обращении к памяти нескольких устройств происходит задержка их обслуживания. Для устранения этого недостатка была разработана специальная архитектура модуля памяти, включающая в себя 16 независимых каналов памяти. Каждому устройству (программе) для обращения к памяти выделен отдельный канал.

Архитектура памяти. Особенность архитектуры памяти с виртуальными каналами (Virtual Channel Memory Architecture) состоит в том, что между массивом запоминающих ячеек и внешним интерфейсом микросхемы памяти размещено 16 канальных буферов (рис. 10.10). В виртуальные каналы могут объединяться несколько буферов. По составу и уровням сигналов микросхемы VC SDRAM (Virtual Channel SDRAM) аналогичны обычным SDRAM (имеют внешнюю организацию по 4, 8 или 16 бит данных), однако отличаются структурой, системой команд и рядом других показателей. Микросхема содержит два банка (А и В), выполненных в виде квадратной матрицы. Каждая строка матрицы разбивается на 4 сегмента. Для микросхемы емкостью 128 Мбит размер матрицы составляет 8К х 8К, строка имеет объем 8К бит, а сегмент – 2К бит. Емкость канального буфера также составляет 2К бит. За одно обращение к матрице выполняется параллельная передача 2К бит данных между одним из буферов и сегментом выбранной строки. Микросхемы устанавливаются в 168-контактный модуль DIMM.

Организация обмена. Операции обмена данными разделяются на две фазы:

внешний обмен данными между источником информации и канальным буфером. Эта фаза обмена осуществляется через контроллер памяти (на рис. 10.10 не показан) и выполняется по командам чтения и записи (READ и WRITE), в которых указывается номер канала и адрес столбца. Обмен происходит в пакетном режиме. Длина пакета программируется и может составлять 1, 2, 4, 8 или 16 передач (элементов). Первые данные при чтении канала появляются с задержкой в 2 такта относительно команды чтения, следующие идут в каждом такте;

Рис. 10.10.

внутренний обмен данными между каналами и массивом запоминающих ячеек. Обмен протекает в такой последовательности:

■ с помощью команд предвыборки PRFA и сохранения RSTA, поступающих сразу после обращения к массиву памяти, автоматически осуществляется деактивизация строк (предварительный заряд). Для деактивизации выбранного банка и обоих банков сразу можно использовать специальные команды;

■ по команде ACT, которая задает банк (А или В) и адрес строки, активизируется требуемая строка матрицы;

■ командами PRF (Prefetch) и RST (Restore) реализуется чтение массива в буфер и сохранение данных буфера в массиве. В командах указывается номер банка, номер сегмента и номер канала.

Обе фазы обмена выполняются по командам со стороны внешнего интерфейса почти независимо друг от друга. Список используемых команд приведен в табл. 10.1.

Регенерация VC DRAM выполняется периодической подачей команд REF (авторегенерация по внутреннему счетчику адреса регенерируемых строк) либо в энергосберегающем режиме саморегенерации, в который микросхемы переходят по команде SELF.

Многие современные Chipset поддерживают модули DIMM VCM SDRAM.

Следует отметить, что возможность использования того или иного типа памяти определяется чипсетом системной платы.